+7 (812) 670-9095
Полезный совет
Word → PDF → Word → PDF → Word… Думаете, это сложно? Делайте это сами в три клика, не выходя из Word.Подробнее
Новости
8 мая 2020
С Днём Победы!
27 марта 2020
Проброс USB-портов из Windows 10 для удалённой работы
12 марта 2020
Практика в работе с нестандартными шинами комплекса Redd
Все новости
Разработка системы автоматической прозвонки печатных плат, содержащих микросхемы ПЛИС, соединённые большим количеством проводников для BVG Group
Заказчик: BVG Group
Сайт: http://www.bvg-group.ru
Отрасль: Электроника и аппаратное обеспечение
Клиенты Заказчика упорядочили все неисправные платы на производстве. С момента внедрения системы неполадок больше не возникало.
Ситуация
У Заказчика имеются печатные платы, на каждой из которых установлено несколько микросхем ПЛИС (CPLD и FPGA). Некоторые микросхемы подключены к разъёмам печатной платы, а остальные соединены с другими ПЛИС. При монтаже были допущены ошибки, такие как непропай выводов ПЛИС, замыкания, прочие, которые нужно было устранить.
Визуальный осмотр, который обычно проводят на платах с микросхемами малой и средней степени интеграции, был затруднён, так как присутствовало большое количество выводов с малым шагом.
Прозвонка печатных плат при помощи технологии Boundary Scan была невозможна, так как не все ПЛИС имели собственный разъём JTAG. Поэтому было решено сделать тестовую «прошивку», которая скоммутировала бы выводы ПЛИС следующим образом:
Рис.1. Пояснение сути метода прозвона ПЛИС на плате.
Проблемные участки можно было локализовать, прогнав по входным контактам разъёма сигналы «бегущий ноль» и «бегущая единица» при помощи установки тестового контроля. Но ручное составление такой «прошивки» затруднено длительностью процесса, а также возможными ошибками и опечатками. Поэтому было решено разработать максимально автоматизированный генератор отладочных прошивок.
Решение
Общая прокладка трасс находится в компетенции пользователя. В этом случае настройщик имеет возможность прокладывать трассы, основываясь на топологии платы. Таблица соединений извлекается либо из файлов SCH/PCB, сохранённых в ASCII формате, либо из файла со связями (NetList). После этого программа предлагает выбрать компоненты, участвующие в работе. Далее настройщик может либо выбрать все цепи из списка, либо откинуть те, которые не участвуют в работе.
В результате, программа создаёт:
- набор файлов на языке VHDL, из которых будут созданы «прошивки» для каждой из ПЛИС;
- набор файлов UCF, сопоставляющих сигналы внутри ПЛИС с выводами микросхем для среды разработки ISE фирмы Xilinx;
- файлы описания групп контактов для УТК (установки тестового контроля).
Затем, на основании полученных файлов, появляются «прошивки», которые загружаются в ПЛИС. Для целевых плат также разработана «прошивка», осуществляющая программирование флэш-памяти и загрузку ПЛИС по протоколу Serial Slave, но данная разработка привязана к архитектуре конкретной платы. При помощи УТК настройщик производит проверку платы.
Результат
Клиенты Заказчика упорядочили все неисправные платы на производстве. С момента внедрения системы неполадок больше не возникало.
Рис. 2. Пример построенных связей для одного разъёма, двух транзитных ПЛИС (D5 и D10) и одной финализирующей ПЛИС (D4). На связях между X11 и D5 один сигнал умышленно не выбран для демонстрации такой возможности.
Рис. 3. Пример файла UCF, автоматически сгенерированного программой.
Рис. 4. Пример файла VHDL, сгенерированного программой.
Используемые технологии
Программа написана на языке С# в среде Microsoft Visual Studio 9.0. Программа производит анализ файлов САПР PCAD. Автоматически созданные VHDL и UCF файлы могут быть использованы в САПР ISE фирмы Xilinx, начиная с версии 4.2 и выше.
Константин Цивин,
Вице-президент по маркетингу
